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在仅有零点电阻和电容可调节的情况下设计PLL滤波器

如参考文献中所描述，可采用标准过程来确定锁相环(PLL)中二阶环路滤波器的R0、C0 和CP 数值。它采用开环带宽(ω0)和相位裕量(?M)作为设计参数，并可扩展至三阶环路滤波器，从而确定R2 和C2（图1）。该过程可直接解出CP，然后推导出其余数值。

2018-03-13
集成压控振荡器的宽带锁相环能否取代分立式解决方案？

传统上，一个简单的PLL将压控振荡器(VCO)输出频率分频，将其与一个参考信号进行比较，然后微调VCO控制电压以微调其输出频率。很多年来，PLL和VCO是两种单独的芯片——这就是分立解决方案。VCO产生实际输出信号；PLL监控输出信号并调谐VCO，以将其相对一个已知参考信号锁定。

2017-12-06
锁相环环路滤波器设计

随着通信技术在各个领域的高速发展，频率合成器作为通信设备的重要组成部分，对其也提出了越来越高的设计要求，不但要能满足宽的频率范围、高的频率稳定度和准确度，而且要求其具有良好的杂散和相位噪声、快速的频率切换。

2017-11-13
如何在不损害寄生性能的情况下，实现超快频率切换

尤其在无线通信应用中，常常需要以非常短的时间切换PLL（锁相环）合成器的输出频率。在这类情况下，人们经常希望在相对较大的频率跳变之后，以不到20μs时间实现稳定的输出频率。本文将介绍，集成了VCO的超低噪声和超低寄生0.37GHz至6.39GHz整数 N PLL合成器怎样才能实现这样的目标。

2017-09-12
如何满足复杂系统的高性能时序需求

时钟设备设计使用I2C可编程小数锁相环（PLL），可满足高性能时序需求，这样可以产生零PPM（百万分之一）合成误差的频率。高性能时钟IC具有多个时钟输出，用于驱动打印机、扫描仪和路由器等应用系统的子系统。此类复杂系统需要动态更新参考时钟的频率，以实现 PCIe和以太网等其它诸多协议。

2017-08-24
MAX9382在锁相环中的应用

该应用笔记讨论了鉴频鉴相器的指标对锁相环(PLL)死区及抖动性能的影响。在使用电荷泵环路滤波的PLL设计中，通过产生具有最小脉宽的鉴相输出脉冲，可以减轻PLL的死区效应和相关的锁相环抖动。

2017-06-09
集成VCO的低成本PLL支持紧凑型LO解决方案

新兴的PLL + VCO (集成电压控制振荡器的锁相环)技术能够针对蜂窝/4G、微波无线电军事等应用快速开发低相位噪声频率合成器，ADI集成频综产品的频率覆盖为25 MHz到13.6 GHz。

2017-06-07
心率监测/健身监测设备走向无线化

这篇文章介绍了心率/健身监测仪走向无线化的发展趋势，即以无线替代有线互联，让使用者摆脱线缆的束缚，可以自由活动。无线通信在方便数据采集的同时，省去了连接线缆。本文详细介绍了一种典型的无线系统，使用MAX1472基于晶振的锁相环VHF/UHF发射器。

2017-05-05
PLL回路滤波器设计的调整指南

假设你已经通过迭代信息传递相位边限和回路带宽在锁相环(PLL)上花费了一些时间。但遗憾地是，还是无法在相位噪声、杂散和锁定时间之间达成良好的平衡。感到泄气？想要放弃？等一下！你是否试过伽马优化参数？

2017-03-20
经验分享：PLL回路滤波器设计的调整指南

假设您已经通过迭代信息传递相位边限和回路带宽在锁相环（PLL）上花费了一些时间。但遗憾地是，还是无法在相位噪声、杂散和锁定时间之间达成良好的平衡。感到泄气？想要放弃？等一下！你是否试过伽马优化参数？

2017-03-09
专家剖析：射频系统中MEMS时钟振荡器如何使劲？

本文主要讲解结合了MEMS和高分辨率锁相环电路的DCXO，能支持最小量化噪声设计的高速数字锁相环路和不受频率牵引范围影响的相位噪声，适合于应用到各种射频和通信系统中。

2014-12-10
以DAC902和DAC7621为前提的DDS系统

DDS系统的种类有很多，例如：用数字频率合成芯片做的、用单片机做的、用FPGA+锁相环做的、用FPGA+电阻网络做的、有直接用mcu+da做的等等很多种类。其中最高端属于射频源FPGA+锁相环制作而成的。

2014-09-04

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