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双核异构+TSN+NPU三连击！意法新款STM32MP23x重塑工业边缘计算格局
意法半导体宣布旗下STM32MP23x系列微处理器（涵盖STM32MP235/233/231）已正式量产，瞄准成本敏感型工业AI应用场景。作为STM32MP25系列的延伸产品，该系列在保留NPU神经处理单元、Cortex-A35+M33异构架构、Linux/RTOS双系统支持及带时间敏感网络（TSN）的高性能网络接口等核心功能的同时，通过精简16位DDR4/LPDDR4/DDR3L内存控制器及移除H.264硬件解码模块，实现成本优化，为工业边缘设备部署轻量级机器学习提供高性价比解决方案。
2025-06-17
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解析DDR设计中容性负载补偿的作用
关于容性负载的介绍，高速先生之前有写过一遍文章《DDR3系列之容性负载补偿，你听都没听过？》，今天我们进一步研究一下。先来了解一下容性负载和感性负载对链路阻抗的影响。仿真链路模型如下图所示。链路中有三段50Ω的理想传输线，第一段和第二段之间增加一个电容模拟容性负载，第二段和第三段之间增加一个电感模拟感性负载，链路末端是一个1KΩ的电阻相当于开路。利用TDR仿真工具看整个链路的阻抗情况。
2023-05-19
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Xilinx FPGA DDR3设计（一）DDR3基础扫盲
DDR3 SDRAM 全称double-data-rate 3 synchronous dynamic RAM，即第三代双倍速率同步动态随机存储器。双倍速率（double-data-rate），是指时钟的上升沿和下降沿都发生数据传输；同步，是指DDR3数据的读取写入是按时钟同步的；动态，是指DDR3中的数据掉电无法保存，且需要周期性的刷新，才能保持数据；随机，是指可以随机操作任一地址的数据。
2022-05-12
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【示波器旅行指南 | 工程师如何开启一场说走就走的旅行？】之二：惬意“乘机”不动怒
以太网的智能识别身份信息，快速通过安检；借助USB2.0快速通道及时到达候机口，买杯咖啡，刚好等登机；DDR3航班能够将路程时间缩短三分之一，更快到达目的地；航行中实时探测到微小气流颠簸，借助电子设备及时调整飞行姿势，小泰完全不受影响；带上新买的降噪耳机欣赏音乐，享受安全舒适的旅行...
2021-04-21
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方案分享：如何解决汽车虚拟仪表盘设计
本虚拟仪表方案采用高性能的i.MX6DL（Cortex-A9） 双核CPU，搭配汽车级DDR3内存及eMMC存储器，支持嵌入式Linux操作系统，支持2D、3D硬件图形加速引擎，支持上电快速启动，是液晶化仪表板的汽车级解决方案。
2016-12-26
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DDR1、DDR2、DDR3、DDR4、SDAM内存各有千秋，哪里不同？
在嵌入式系统中有各种不同种类的内存，它们在系统中发挥着不可或缺的作用。但是不同种类的内存发挥的作用也不同。本文主要讲述的是DDR4,DDR3,DDR2,DDR1及SDRAM等内存之间的相同点和不同点，及其在嵌入式系统中发挥的作用。
2015-09-02
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PCB专家专场——DDX系列之derating
时序一直都是相对复杂的，而DDR2和DDR3时序设计时还有个叫derating的东西，晕！什么是derating呢？简而言之就是对建立保持时间基准值的修正。
2015-07-21
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大家来找茬——任性的DDR2设计（上）
前面有讲到设计人员因为没有留意到DDR3主控没有读写平衡功能，就按照常规的布线要求来走线，导致数据和时钟信号长度差异较大，最终使得DDR3系统运行不到额定频率?？蠢疵挥卸列雌胶獾?span id="5n233hq" class='red'>DDR3，直接按照DDR2的设计规则来做还是比较靠谱的，那么DDR2的设计到底有哪些规则呢？我想大家肯定会比较感兴趣吧。
2015-07-03
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高速先生：案例分享之DDR3不能运行到额定频率
高速先生前面零零散散的写了一些DDR3系列的文章，虽然有小部分的案例说到了问题点，但那只是为了引出主题而写，而且只是点到为止，既然是案例，就要把问题的来龙去脉描述清楚，这个案例的问题是这样的：
2015-07-02
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专家分享：DDR3多端口读写存储系统用FPGA如何设计？
由于FPGA具有强大逻辑资源、丰富IP核等优点，基于FPGA的嵌入式系统架构是机载视频图形显示系统理想的架构选择。本文以Kintex-7系列XC7K410T FPGA芯片和两片MT41J128M16 DDR3 SDRAM芯片为硬件平台，设计并实现了基于FPGA的视频图形显示系统的DDR3多端口存储管理。
2015-03-16
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DDR3系列之容性负载补偿，你听都没听过？
容性负载？是负载呈容性，还是带容性的负载？呵呵，这不一个意思嘛，中国的语言，难怪老外觉得很难搞懂，自己人都被绕晕了。负载怎么会呈容性呢？在多负载的情况下负载怎么会呈容性呢？
2015-02-17
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就是这么任性的DDR3设计，看专家怎么降服？
DDR3主控为国外知名公司的芯片，按说该芯片的常规设计对于我们的设计人员来说应该没有太大的问题，但是，这个设计的硬件工程师出于后期调试和EMI的考虑在所有的数据信号线上加了串阻，这就使得原本就很紧张的布线空间捉襟见肘了，为此我们的设计人员叫苦不迭，这么紧张的空间怎么去绕等长呢？
2015-01-15
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