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分析、优化和消除带VCO的锁相环在高达13.6 GHz处的整数边界杂散
锁相环 (PLL) 和压控振荡器 (VCO) 输出特定频率的RF信号，理想情况下此信号应当是输出中的唯一信号。但事实上，输出中存在干扰杂散信号和相位噪声。本文讨论最麻烦的杂散信号之一——整数边界杂散——的仿真与消除。
2020-06-02
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射频集成电路的电源管理
随着射频集成电路(RFIC)中集成的元件不断增多，噪声耦合源也日益增多，使电源管理变得越来越重要。本文将描述电源噪声可能对RFIC 性能造成的影响。虽然本文的例子是集成锁相环(PLL)和电压控制振荡器(VCO)的 ADRF6820 正交解调器，但所得结果也适用于其他高性能RFIC。
2020-05-20
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如何设计并调试锁相环电路
设计并调试锁相环(PLL)电路可能会很复杂，除非工程师深入了解 PLL 理论以及逻辑开发过程。本文介绍 PLL 设计的简易方法，并提供有效、符合逻辑的方法调试 PLL 问题。
2020-04-20
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从电源管理模块入手，实现性能最佳的PLL设计！
锁相环(PLL)是现代通信系统的基本构建?？椋ǔＳ迷谖尴叩缃邮栈蚍⑸浠?，主要提供"本振"(LO)功能；也可用于时钟信号分配和降噪，而且越来越多地用作高采样速率模数或数模转换的时钟源。
2020-04-15
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设计具有高电压VCO的高性能锁相环
锁相环 (PLL) 是现代通信系统的基本组成部分。PLL 通常用于在接收器和发送器中提供本机振荡器; (LO) 功能；此外，它们还用于时钟信号分布和降噪—，并且越来越多地用作高采样率模数 (A/D) 转换的时钟源。
2020-01-12
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用于高频接收器和发射器的锁相环——第二部分
本系列文章的第一部分 介绍了关于锁相环(PLL)的基本概念， 说明了PLL架构和工作原理，同时以一个例子说明了PLL在通 信系统中的用途。
2020-01-12
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可调节输出低压差稳压器的降噪网络
低压差稳压器(LDO)可用来为高速时钟、模数转换器、数模转换器、压控振荡器和锁相环这些电路供电。噪声对于高性能模拟电路的设计人员而言极为重要。降低噪声的关键是保持LDO噪声增益接近单位增益，且不影响交流性能或直流闭环增益。
2019-12-28
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5G毫米波通信系统的本振源设计与实现
针对5G 毫米波通信系统对本振源频率、相位噪声、杂散抑制要求的提升，提出了一种结合ADF4002 和2 个ADF5355 频率合成器芯片，可同时用于中频和射频电路的高性能本振源。该本振源为系统中频模块提供5.4 GHz 的单音本振信号并且利用数控衰减器和放大器实现了输出功率可调，同时也利用ADF5355 的锁相环（PLL）和倍频器为射频?？樘峁?.4～11.2 GHz 宽频带宽、步进为100 MHz 的可调频本振信号，最终通过硬件电路的设计与调试，以及单片机（SCM）控制程序的编写，实现了低相噪、低杂散的稳定频率源。
2019-08-22
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深度解析PLL器件的相位校准与控制！
顾名思义，锁相环(PLL)使用鉴相器比较反馈信号与参考信号，将两个信号的相位锁定在一起。虽然这种特性有许多用武之地，但是PLL如今最常用于频率合成，通常充当上变频器/下变频器中的本振(LO)，或者充当高速模数转换器(ADC)或数模转换器(DAC)的时钟。
2019-08-08
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采用分布式PLL系统评估相位噪声的方法
对于数字波束成形相控阵，要生成本地振荡器（LO） ，通?；峥悸堑氖迪址椒ㄊ窍蚍植加谔煜哒罅兄械囊幌盗?span id="5n233hq" class='red'>锁相环分配常用基准频率。对于这些分布式锁相环，目前文献中还没有充分记录用于评估组合相位噪声性能的方法。
2019-04-10
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带有分布式锁相环的系统级LO相位噪声模型
对于数字波束成形相控阵，要生成LO，通?；峥悸堑氖迪址椒ㄊ窍蚍植加谔煜哒罅兄械囊幌盗?span id="5n233hq" class='red'>锁相环分配常用基准频率。对于这些分布式锁相环，目前文献中还没有充分记录用于评估组合相位噪声性能的方法。
2019-03-26
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分析RF合成器的相位校准和控制
顾名思义，锁相环(PLL)使用鉴相器比较反馈信号与参考信号， 将两个信号的相位锁定在一起。虽然这种特性有许多用武之地，但是 PLL 如今最常用于频率合成，通常充当上变频器/下变 频器中的本振(LO)，或者充当高速 ADC 或 DAC 的时钟。
2018-12-25
- 突破效率极限：降压-升压稳压器直通模式技术解析
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