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人们在研发新产品时，往往急于实现产品的功能，于是沿用低频、低速时的经验，满足于利用软件将单片机、芯片和元器件连接起来，就希望实现产品功能、效能和性能，结果事与愿违，不仅只是在低水平徘徊，而且延误了宝贵的时间。

 

其实，随着集成电路时钟速率的提高,上升、下降沿速率加快，电源电压降低以及产品复杂性和密集度的提高、设计周期的不断缩短，沿用低频、低速时的经验已完全不能实现产品的功能、效能和性能。如果在产品设计的后期重新设计，则成本很高。如果延误日期,损失就更大。

 

因此，“第一时间推出产品”的设计目标，是生死攸关的竞争需要。要在第一时间实现产品规定功能、使产品效能得以充分发挥，并达到最高性能,就必须做好EMC设计。为了以最低的成本解决EMC问题,就必须在功能设计的同时，进行EMC设计，并选用正确的方法。

 

现在，产品设计的重点已从功能设计和逻辑设计，转移到EMC设计上来了。

 

进行电磁兼容设计的正确方法，应做到：标本兼治,重在治本。 就是从治理电磁兼容问题的源头出发，按重要性为先后，分为若干层次进行设计，并加以综合分析，进行适当调整，直到完善：

 

 

并且在每一层进行接地、屏蔽和滤波的综合设计和软件抗骚扰设计。这就称为“电磁兼容分层与综合设计法”。可以做到电磁兼容试验一次成功。

 

“电磁兼容分层与综合设计法” 是本文作者在2000年5月“全国电磁兼容标准与质量认证研讨会”上，首次提出，至今已十余年。在全国推广十余年以来， 一批企业先后走出”测试修改法”导致电磁兼容试验失败的“怪圈”，做到在产品设计之初，就主动进行电磁兼容设计。而且，电磁兼容设计的投入仅需1％ (国内一般为5%至10%)。既降低了成本，又缩短了研发时间。同时，也使“电磁兼容分层与综合设计法”更加充实与完善，得到了全国许多企业和单位的认可。

 

第一层 有源器件的选型和印刷电路板设计

 

在电磁兼容问题的源头，根本上解决EMC问题，必须首先做好芯片的选型和印刷电路板设计。

 

一．有源器件的敏感度特性与发射特性

 

1. 电磁敏感度特性

 

模拟器件带内敏感度特性取决于灵敏度和带宽；带外敏感度特性用带外抑制特性表示。

 

逻辑器件带内敏感度特性取决于噪声容限或噪声抗扰度，带外敏感度特性也是用带外抑制特性表示。

 

2.电磁发射特性

 

逻辑器件是一种骚扰发射较强的最常见的宽带骚扰源。时钟波形的上升时间tr 越短，对应逻辑脉冲所占带宽越宽

BW=1/ptr 

 

此带宽也是最高频率分量。实际辐射频率范围可能达到BW的十倍以上。通过器件手册可以查出tr的典型值。

 

人们普遍认为：在PCB设计中,需要考虑的关键问题是时钟频率，其实,时钟波形的上升时间tr才是最关键的因素。上升时间tr定义为从波形的10%处上升到90%处所需要的时间。如果在互连线的一端输入方波，要求在另一端也得到方波，则该互连线不仅必须能传输方波的基波，还必须能传输全部高次谐波，至少为15次谐波。这就是说，PCB的时钟频率并不重要，上升时间tr和需要重新产生的谐波才是最重要的。描述这个要求的词语就是带宽BW，也即最高频率分量。

 

3. △I 噪声电流、瞬态负载电流IL的产生和危害

 

当数字集成电路在加电工作时，它内部的门电路将会发生 “0”和“1”的变换，即开关状态。在变换的过程中，该门电路中的晶体管将发生导通和截止状态的转换，会有瞬间变化电流-浪涌电流di/dt从所接电源流入门电路，或从门电路流入地线，这个变化电流就是△I噪声的初始源，称△I噪声电流。如图1所示。

 

图1 △I噪声电流

 

设驱动线对地电容与驱动门输入电容之和为负载电容 Cs，平时被充电，其值为电源电压。驱动门由高电位翻转为低电位时Cs放电，放电电流称为瞬态负载电流：

 

IL = Cs×dv/dt

 

瞬态负载电流IL与△I噪声电流复合后，会产生更强的电磁骚扰发射。是阻碍实现产品规定功能、使产品效能得不到充分发挥的主要原因.由于PCB上，信号线、电源线和地线等都存在一定的引线电感L，瞬态负载电流IL与△I噪声电流复合后产生的瞬间变化电流di/dt，将通过引线电感L的感抗引起尖峰电压

 

V= - Ldi/dt

 

即△I噪声电压，称为同步开关噪声(Simultaneous Switch Noise SSN)，如图2所示，会引发地电位和电源电压的波动(Ground/Power Bounce)，产生电磁骚扰发射。所以，引线电感L是产生传导骚扰和辐射骚扰的根源之一。

 

图2 尖峰电压

 

电磁骚扰发射的另一根源为等效电压源的源阻抗，也即电源分配系统输入阻抗Z，系统要求尖峰电压应在正常电源电压的±2.5%至±5%以内。等效于源阻抗Z要足够低

 

V= Z×ΔI 

 

不论ΔI如何变化，都可保持V变化很小。这可通过安装去耦电容达到。 

 

理想电源的源阻抗Z为零，电源平面上任何一点电位保持恒定。 

 

4.掌握IC设计和封装特性抑制EMI

 

IC封装也是产生电磁骚扰的原因之一。 IC封装包括芯片，内部PCB以及焊盘。直接影响IC封装的电容和电感。

 

芯片是作为系统的一部分而存在的，硅芯片必须采用某种封装，然后焊接到PCB板上。 这一互连链，即芯片通过封装连接到PCB板上，本身就是一个复杂系统。

 

应将芯片设计、封装和印刷电路板作为一个系统来考虑。以保证最后组装和加电后能得到所期望的结果。最好的方法是，对所有这些进行并行设计、分析和验证。 

 

封装是指安装半导体集成电路芯片用的外壳,它不仅起着安放，固定，密封，?；ば酒驮銮康缛刃阅艿淖饔茫一故枪低ㄐ酒诓渴澜缬胪獠康缏返那帕?-芯片上的接点用导线连接到封装外壳的引脚上，这些引脚又通过印制板上的导线与其它器件建立连接。衡量一个芯片封装技术先进与否的重要指标是芯片面积与封装面积之比，这个比值越接近1越好，引线电感越小。封装技术已经历了好几代的变迁：

 

1）通孔插入式封装(Through-hole Package)

 

DIP(Dual In-line Package) 双列直插式封装：上世纪 70年代的封装，最大引脚数64条。其芯片面积/封装面积为1:8.6，离1相差很远，说明封装效率很低，引线很长，引线电感很大； 

 

PGA(Pin Grid Array)针栅阵列式封装，引脚中心距为2.54mm，引脚数为64-447。表面安装式PGA引脚中心距为1.27mm，引脚数为250-528，引线电感很大；

 

2）表面安装式封装（Surface Mounted Package ）

 

上世纪80年代出现了芯片载体封装,有陶瓷无引线芯片载体封装LCCC,塑料有引线芯片载体封装PLCC，小尺寸封装SOP(Small Outline Package)，塑料四边引出扁平封装PQFP。芯片面积/封装面积为1:7.8，引线电感仍很大；

 

3）BGA封装与CSP封装

 

上世纪90年代随着集成技术的进步和深亚微米技术的使用，LSI，VLSI，ULSI相继出现，芯片集成度不断提高，对封装要求更加严格，I/O引脚数急剧增加，功耗也随之增大。为满足发展的需要，在原有封装品种基础上，又增添了新的品种--球栅阵列封装简称BGA(Ball Grid Array Package)。成为CPU南北桥等VLSI芯片的高密度，高性能，多功能及高I/O引脚封装的最佳选择。芯片面积/封装面积为1:4，引线电感有所减?。?994年9月诞生了一种新的封装形式命名为芯片尺封装，CSP(Chip Size Package或ChipScale Package)，芯片面积/封装面积为1:1.1。也就是说，单个芯片有多大，封装尺寸就有多大，引线电感大大减??；

 

４）裸芯片组装 

 

随着组装密度和IC的集成度的不断提高，为适应这种趋势，IC的裸芯片组装形式应运而生，并得到广泛应用。它是从已完工的晶圆(Water)上切下的芯片，不按传统之 IC 先行封装成体，而将芯片直接组装在电路板上，谓之 Bare Chip Assembly。早期的 COB (Chip on Board)做法就是裸芯片的具体使用，不过 COB 是将芯片的背面黏贴在板子上，再行引线及胶封。而新一代的 Bare Chip 却连引线也省掉，是以芯片正面的各电极点，直接反扣熔焊在板面各配合点上( Flip Chip)。或以芯片的凸块扣接在载带自动键合(TAB)的内脚上，再以其外脚连接在 PCB 上。此二种新式组装法皆称为 裸芯片组装，寄生 C,L小.并且可节省整体成本约 30% 左右；

 

5）载带自动键合(TAB):多接脚大型芯片组装:裸芯片贴装技术之一 

 

载带基材为聚酰亚胺薄膜，表面覆盖上铜箔后，用化学法腐蚀出精细的引线图形。芯片在引出点上镀Au、Cu或Sn/Pn合金，形成高度为20-30mm的凸点电极。组装方法是将芯片粘贴在载带上，将凸点电极与载带的引线连接，然后用树脂封装。它适用于大批量自动化生产。TAB的引线间距可较QFP进一步缩小至0.2mm或更短。

 

6）系统芯片（SoC） 

 

SoC就是将系统的全部功能?？榧傻降ヒ话氲继逍酒? 将一片SoC与现在的板卡相比，其中可能含有的功能模块有：CPU、RAM、ROM、DSP、无线?？?、模拟和数字?？椤⑼缒？?、硬核等。

 

嵌入式片上系统将整个嵌入式系统集成到一块芯片中，应用系统的电路板变得简洁，减小体积和功耗，提高了可靠性。而且，通过改变内部工作电压，降低芯片功耗；减少芯片对外引脚数，简化制造过程；减少外围驱动接口单元与电路板之间的信号传递，加快数据处理速度；内嵌线路可避免外部电路板在信号传递时所造成的骚扰。

 

单芯片嵌入式微控制器（MicroController Unit,MCU）俗称单片机，将整个嵌入式微计算机系统集成到一块芯片中，从而使功耗和成本下降，可靠性提高。

 

IC产业技术发展经历了电路集成、功能集成、技术集成，直到今天基于计算机软硬件的知识集成，其目标就是将电子产品系统电路不断集成到芯片中去，力图吞噬整个产品系统。单芯片的嵌入式系统的出现，以单个芯片实现的产品系统不仅仅限于硬件系统，而是一个带有柔性性能的软、硬件集合体的电子系统。SoC是微电子领域IC设计的最终目标.

 

二．印刷电路板设计

 

随着信息宽带化和高速化的发展，要求信号的传输和处理的速度越来越快。已经成为PCB设计必须关心的问题之一。PCB已不仅仅是支撑电子元器件的平台，简简单单在基材上布上金属导线，由于存在引线电感，并不能能实现互连。PCB已成为功能元件，成为高性能的系统结构。从而使得PCB设计成为产品设计能否成功的关键因素。

 

印制电路板EMC设计是产品EMC设计的基础.整机辐射发射超标，辐射敏感度不达标，大多是由于PCB引起的。

 

在PCB设计阶段处理好EMC问题，是使产品实现电磁兼容最有效，成本最低的手段。

 

1. 电磁骚扰发射的抑制方法之一:PCB布线及布局基本原则

 

电流必须在一个回路中流动。每个信号都有一个回流来构成回路。直流和低频时，回路电流总是从电阻最小的路径上通过；而高频时，回流总是从阻抗最小的路径上通过。

 

两根导线分别流过大小相等方向相反的信号电流和它的回流电流，它们的磁场也是大小相等方向相反，如果两根导线距离非常近，磁场即差模EMI辐射将完全抵消。所以基本原则是：如果要把差模EMI辐射减小到最小，信号线应尽量靠近与它构成回路的回流线，即必须把回路面积减少到最小。

 

精心的走线设计可以在很大程度上减少走线阻抗造成的骚扰，而抑制电磁骚扰发射。当频率超过数kHz时，导线的阻抗主要由导线的电感决定，细而长的回路导线呈现高电感(典型lOnH/cm),其阻抗随频率增加而增加。如果设计处理不当，将引起共阻抗耦合。

 

两根电流方向相反的平行导线，由于互感作用，能够有效地减少电感，总自感可表示为：

 

L = L1 +L2 - 2M 

 

式中, L1、L2分别为导线1和导线2的自感，M为互感

 

M=L1/[1+(a/h)2] 

 

式中，a—间距, h—离地面距离。当：L1 = L2，则：

 

L =2 (L1- M) 

 

当：a = 0

 

M = L1

 

，则 L = 0。

 

由此可以得到布线基本原则，即环路面积为零。例如，多层板层间距离很小，4层板为0.15mm,而28层板为0.05mm能真正做到环路面积为零，总自感为零，如图3所示。

 

图3 布线基本原则：环路面积为零

 

在印制板布局时，应先进行物理分区和电气分区,确定元器件在板上的位置，然后布置地线、电源线，再安排高速信号线，最后考虑低速信号线。

 

布局时,首先作好不兼容分割，元器件的位置应按电源电压、数字及模拟电路、速度快慢、电流大小等进行分组，以免相互骚扰。根据元器件的位置可以确定印制板连接器各个引脚的安排。所有连接器应安排在印制板的一侧，尽量避免从两侧引出电缆，减少共模辐射。其次,在安装,受力,受热和美观等方面应满足要求。

 

（1）电源线

 

在考虑安全条件下，电源线应尽可能靠近地线， 以减小差模辐射的环面积，也有助于减小电路的交扰。对于单一电源供电的PCB，一个电源平面足够了；对于多种电源，若互不交错，可考虑采取电源层分割,用作参考面时，需加缝补电容；对于电源互相交错（尤其多种电源供电，且互相交错的IC）的单板，则必须考虑采用2个或以上的电源平面。

 

（2）时钟线、信号线和地线的位置

 

时钟线、信号线与地平面相邻或与地线距离较近，形成的环路面积尽量小。必要时，两侧加地线护送。

 

（3）按逻辑速度分割

 

当需要在电路板上布置快速、中速和低速逻辑电路时，高速的器件（快逻辑、时钟振荡器等)应安放在紧靠边缘连接器范围内,而低速逻辑和存储器,应安放在远离连接器范围内。这样对共阻抗耦合、辐射和交扰的减小都是有利的。

 

（4）避免印制电路板导线特性阻抗的不连续性，保证特性阻抗连续，必须做到迹线宽度不要突变、导线不要突然拐角，同層的佈線的寬度必須連續，不同層的走線阻抗也必須連續。

 

（5）檢查信號線的長度和信號的頻率是否構成諧振，即當佈線長度為信號波長1／4的時候的整數倍時，此佈線將產生諧振，而諧振就會輻射電磁波，產生骚擾。

 

2. 高速数字电路设计

 

在电子系统中，需要各种长度的走线。在这些走线上，信号从线的始端传输到终端，需要一定时间。也就是说，信号存在延时。这种延时，在低速系统中可以忽略；但在高速系统中，则不能被忽略。高速PCB设计还需考虑当信号在导线上传输时，如果传输线与始端阻抗或终端阻抗不匹配，将会出现电磁波反射现象，使信号失真，产生干扰脉冲，影响系统运行。

 

所谓高速PCB，是从数字电路的角度说的，而对于模拟电路的PCB，则是高频问题。高速指的是信号的边缘速率高，而不一定是时钟频率高，可以这么说：时钟频率低的PCB，不一定不是高速PCB，而时钟频率高的PCB，则一定也是高速PCB。一旦把所设计的PCB当作高速PCB来设计后，就需要考虑高速信号的传输、端接、串扰等问题，如果不这样考虑，不进行高速信号的完整性设计，PCB的工作可靠性可能就不能保证，甚至无法正常工作。而对于普通PCB，不去考虑高速的影响，则没有关系。

 

信号完整性（Signal Integrity，简称SI）是指在信号线上的信号质量及信号定时的准确性。即在要求的时间内，信号能以要求的时序、持续时间和电压幅度作出响应，不失真的从源端传送到接收端，则该信号是完整的。所以，信号完整性分析是以电压波形为主的分析。 

 

时序是高速系统的核心问题。如果定时不准确，则不能得到准确的逻辑。信号传输时，任何发生在驱动端，互连线或接收端的延时或波形畸变都会导致传输失败。

 

破坏信号完整性的原因有：所使用的芯片切换速度过快；端接元件布设不合理、电路互连不合理以及传输线、过孔等引起的阻抗不连续；线距过小引起的串扰以及尖峰电压等都会引起信号完整性问题。信号完整性问题包括反射、串扰、过冲、振荡、时延和电磁骚扰发射等。信号完整性分析的目标是保证可靠的高速数据传输.高速数字系统设计成功的关键在于保持信号的完整性。从广义上讲，信号完整性问题指的是在高速产品中，互连线引起的所有问题。它主要研究互连线与数字信号电压电流波形相互作用时，如何影响产品性能。信号完整性问题包括：

 

 

为了实现信号完整性，必须缩短 S 并进行阻抗匹配，阻抗匹配方法有：串联电阻、并联电阻、戴维南网络、RC网络、二极管阵等。

 

 

1.接地是指将一个电路、设备、分系统与参考地连接，目的在于提供一个等电位点或面。接地必须有接地导体和参考地才能完成。

 

2.参考地的含义是广泛的，可以是大地，也可以是起大地作用的,有足够面积的导体。如飞机或船舶的壳体，机柜的柜体等。理想的参考地是一个零电位、零阻抗的物理体。能为电路或系统提供基准电位；能抑制产品内部产生的电磁骚扰以及外部进入产品的电磁骚扰；并能为电流流回源提供一条低阻抗路径。 

 

3接地是一个系统概念。电流幅值和频率是两项关键因素。对接地分类是为了选择接地体及其连接方式。

 

 

参考地任务之一是为EMI电流提供一个受控抑制通道。关键是在极宽的频率范围内保持低阻抗。

 

防雷地是提供一条将雷电电流通入大地的受控通道。关键是同时维持低电阻和低电感，并且提供充分的瞬态电流容量。

 

安全地(?；さ?)主要是为了?；と松戆踩?。通常将金属壳体接地，出现故障时确保故障电流流入大地。

 

电源地的主要问题是维持低阻抗，并提供足够的电流容量。

 

信号地（回流地）为信号提供一个回流通道

 

 

1.悬浮地

 

信号电平较大或接近时，该?？橛酉低车?信号电平较小或相差大时，低电平信号?？橛有〉?。

 

设备悬浮地设备的地线在电气上与参考地及其他导体相绝缘

 

单元电路悬浮地单元电路信号地与参考地及机箱绝缘

 

悬浮地容易产生静电积累和静电放电。易遭雷击和其他瞬态骚扰。通常在悬浮地与参考地之间接进一个阻值很大的电阻以消除静电积累。

 

2. 单点接地（f<1MHz)

 

并联单点接地：每个电路?？槎冀拥揭桓龅サ愕厣?，每个单元在同一点与参考点相连。

 

多级电路的串联单点接地：接地点应选在低电平电路的输入端，使其最接近参考地。若把接地点移到高电平端，则 输入级的地对参考地的电位差最大，是不稳定的。

 

3. 多点接地（f >10MHz)

 

设备中的电路都就近以机壳为参考点，而所有机壳又以地为参考，使接地引线长度最短。在多点接地的情况下，要注意地环路问题。信号频率在1-10MHz之间，当地线长度不超过l /20时，可以采用单点接地，否则就要多点接地。当地线长度可以与l/4相比拟时，成为终端短路的l/4传输线，等效为开路，阻抗增大。

 

4. 混合接地

 

使用电抗元件使接地系统在低频和高频时呈现不同特性。

 

电子设备的混合接地把设备的地线分成两类：电源地与信号地。设备中各部分电源地线都接到电源总地线上与信号总地线汇集到公共参考地。

 

 

1.地线阻抗是导致地线骚扰的根本原因

 

理想地线应是一个零电位、零阻抗的物理实体。但实际的地线本身既有电阻分量又有电抗分量，当有电流通过该地线时，就要产生电压降。地线会与其他连线（信号、电源线等）构成回路，当时变电磁场耦合到该回路时，就在地回路中产生感应电动势，并由地回路耦合到负载，构成潜在的EMI威胁。 

 

传输线输入阻抗

 

Zin(x)=Zc(ZL+jZctgβx)/(Zc+jZLtgβx)

 

式中，β=2π/λ=ω（LC）1/2, 

 

当 ZL=0

 

∣Zin(x)∣=∣jZctgβx∣=Zctg(ωx（LC）1/2)

 

当 x=λ/4

 

∣Zin(x)∣=Zctg[ω(λ/4)（LC）1/2]=Zctg(π/2)=∞

 

这时,接地线实际上开路,反而成为向外辐射的天线

 

2地线长度

 

地线长度应为: ≤l/20 应当短而粗。

 

 

产品电磁兼容设计应做到标本兼治。产品与外界的连接界面,如图4所示。包括机壳端口，电源线端口，地线端口，信号线端口和控制线端口等。需要做好结构/屏蔽设计，滤波设计和瞬态骚扰抑制设计等。

 

图4产品与外界的连接界面

 

 

对单一零件来说，结构即零件的材料和形状。材料包含零件的内在结构；形状体现零件外在特征。

 

对两个和两个以上零件来说，还包括他们间的连接方式，“连接”即零件间的装配方法。

 

对整机来说，还要考虑零部件的布局。

 

结构设计通过设想和计算，用工程图纸或参数化电子文档表达出来，提交制造，实现产品生产。包括整机造型、布局、零部件连接、材料和标准件及通用件选择等。

 

电子产品结构与纯机械结构的不同之处在于还要考虑结构的电磁兼容性。

 

屏蔽技术用来抑制10kHz以上电磁骚扰沿空间的传播，即切断辐射骚扰的耦合途径。

 

一．屏蔽效能的概念

 

用于电磁兼容目的的屏蔽体,通常能将电磁骚扰的强度衰减到原来的百分之一至百万分之一以上.为了方便起见,屏蔽体的性能以屏蔽效能SE或SH（dB）表示。定义为： SE=20lg(E1/E2)（dB） 

 

SH=20lg(H1/H2)（dB） 

 

式中，E1、H1分别为未屏蔽时测得的电场强度和磁场强度， E2、H2分别为屏蔽后测得的电场强度和磁场强度。

 

屏蔽体的总体屏蔽效能是由屏蔽体中最薄弱的环节决定的。要使屏蔽体的屏蔽效能达到某一个值，屏蔽体上所有部位都要达到这个值，即各部位屏蔽效能的匹配是十分重要的。

 

屏蔽体中最薄弱的环节是各种缝隙和孔洞。

 

实现屏蔽，首先要做好“电磁兼容分层与综合设计法”的第一和第二层，将电磁发射降至最低，将抗扰能力提至最高。然后利用壳体切断EMI辐射。

 

但是，用这个定义只能测试屏蔽体的屏蔽效能，而无法确定应该使用什么材料制造屏蔽体。要确定应该使用什么材料制造屏蔽体，需要知道材料的屏蔽效能与材料的什么参数有关。

 

1 实心材料屏蔽效能的计算

 

实心屏蔽把屏蔽体看成一个结构上完整、电气上连续均匀的无限大平板或全封闭壳体，上面不存在任何孔洞、缝隙等电气不连续点。实心屏蔽理论反映了屏蔽材料在“实心”条件下所能达到的“理想屏蔽效能”，仅对屏蔽材料的研发和选用起指导作用。实心材料屏蔽效能的计算如图5所示。

 

电磁波入射到无限大的平板型屏蔽体时，一部分能量被反射，称反射损耗，记为R1；透射波在金属板内传播时被衰减，称吸收损耗，记为A.电磁波到达屏蔽体另一侧时，又被反射记为R2，仅有小部分能量透射进入被屏蔽空间。被反射的能量又被衰减和反射，循环往复，直至能量全部被衰减和透射。这种多次反射的现象，称多次反射修正系数，记为B,量值小于1.

 

采用银、铜、铝、镍等良导体制作的接地屏蔽体,可对电场和高频磁场进行屏蔽;当厚度小、频率低时，钢的屏蔽效能比铜低；当厚度大、频率高时，钢的屏蔽效能比铜高；当厚度在0.67mm以上，钢的屏蔽效能比铜高。对于近场电场屏蔽，则以铜为宜。

 

对于f<100kHz的低频磁场,则用高导磁材料进行屏蔽,如工业纯铁,铁硅合金(硅钢,电工钢等),铁镍软磁合金,坡莫合金(79℅镍,21℅铁),非晶态软磁合金材料(具有高强度,高硬度,高延展性,耐腐蚀性),μ金属,铁氧体材料等。

 

图5 实心材料屏蔽效能的计算

 

2 屏蔽方案的级别：级别越低,越容易实现高屏蔽效能。

 

单板屏蔽及单板局部屏蔽：约20dB/1GHz

 

?？槠帘危航渖糯蠡蚩股拍芰Σ畹哪？椋ザ腊沧霸谄帘魏兄?。不但容易实现，成本低，而且可以减弱?？橹涞南嗷ド?，实现产品内部?？橹涞牡绱偶嫒?。约20dB/1GHz

 

插箱、子架屏蔽： 约20dB/1GHz

 

机柜屏蔽： 约15dB/1GHz

 

图6为拼装机柜的屏蔽效能，30-230MHz：20dB；230-1000MHz：10dB

 

图6 拼装机柜的屏蔽效能

 

二．实际屏蔽体的问题

 

实际屏蔽体上有许多电磁泄漏源，例如：不同部分结合处的缝隙、通风口、显示窗、按键、指示灯、电缆线、电源线等，如图7所示。

 

图7 实际屏蔽体上的电磁泄漏源

 

1 缝隙屏蔽

 

:当缝隙的长度接近波长的一半时，电磁波就会泄漏出去。这种类型的电磁泄漏源就是狭缝天线。缝隙尺寸接近半波长的整数倍时，电磁泄漏最大。所以,高频时特别应做好孔缝屏蔽，要求缝长或孔径小于l/100。整个接合处必须维持电气连续性,以避免狭缝天线的形成。 最少要在每l/6 之处有配接表面间的电接触－紧固点直接连接（包括螺钉?铆钉点焊?锁扣等）。永久性接缝,采用焊接工艺。非永久性配合面形成的接缝采用导电衬垫.均可达20dB/1GHz?！　　　　　　　　?/div>